FSATA乘法器的设计与实现

分享到

【获取途径】超星期刊网
【作者】商丽卫，刘耀军
【刊名】微型机与应用
【作者单位】太原科技大学计算机科学与技术学院山西太原030024；太原师范学院计算机科学与技术系山西太原030012
【年份】2012
【卷号】第13期
【页码】87-89
【ISSN】1674-7720
【关键词】阵列乘法器 FSATA乘法器多路选择器 VHDL Quartus
【摘要】为了加快阵列乘法器的运算速度，降低延迟，提出了一种基于4选1多路选择器的乘法器设计方案。这种方案在每一步运算中同时处理两位操作数，使产生的部分积数量减少了一半，显著提高了乘法器的运算速度。FSATA乘法器采用VHDL语言进行编码，在Quartus上进行的仿真表明，相比于采用时序电路完成的设计，FSATA乘法器有更优的性能。
【文献类型】期刊